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01/當(dāng)芯片縮小到“亞納米"，新材料接棒

當(dāng)芯片的“微縮競賽"逼近物理極限，硅基晶體管已難再前進(jìn)半步。然而，科研團(tuán)隊(duì)并未停下腳步——他們把目光投向了二維材料。就在近日，華南師范大學(xué)團(tuán)隊(duì)在 Nature Communications 發(fā)表突破性研究--《Controllable growth of MoO? dielectrics with sub-1 nm equivalent oxide thickness for 2D electronics》：他們通過可控生長技術(shù)，成功制備出等效氧化層厚度（EOT）僅 0.9 nm 的 MoO? 高κ介電層，實(shí)現(xiàn)了在二維半導(dǎo)體晶體管中超薄、低漏電、低功耗的理想結(jié)構(gòu)。

使用飛納電鏡型號：

Phenom Pharos G2 臺式場發(fā)射掃描電鏡

這項(xiàng)研究由華南師范大學(xué)霍能杰教授團(tuán)隊(duì)主導(dǎo)完成，并與廣東工業(yè)大學(xué)、深圳大學(xué)等單位合作完成。霍能杰教授現(xiàn)任華南師范大學(xué)物理與電信工程學(xué)院教授，長期從事二維半導(dǎo)體器件、高介電常數(shù)柵介質(zhì)（High-κ）材料與低功耗晶體管研究，在 Nature Communications、Advanced Materials 等國際期刊發(fā)表多篇高水平論文。本論文的diyi作者為羅家豪博士生，團(tuán)隊(duì)成員涵蓋材料制備、電鏡表征與器件測試等多個環(huán)節(jié)，共同推動了這一重要成果的誕生。

02/研究核心：為二維電子器件打造“超薄又強(qiáng)"的介電層

在二維材料電子學(xué)中，如何制備出高介電常數(shù)（κ）、超薄、界面無損傷的介電層，是決定器件性能的關(guān)鍵問題。傳統(tǒng)的 Al?O? 或 HfO? 雖有高 κ 特性，但使用原子層沉積（ALD）方法時，容易在二維半導(dǎo)體（如 MoS?）表面造成缺陷與污染，導(dǎo)致漏電流高、控制力差。科研團(tuán)隊(duì)采用物理氣相沉積（PVD）技術(shù)，在高溫下生長出垂直取向（standing）的 MoO? 納米片；這種生長方式使 MoO? 自由站立（free-standing），表面不與基底接觸；隨后使用無聚合物轉(zhuǎn)移（polymer-free transfer）技術(shù)，將其直接疊放到二維半導(dǎo)體上，實(shí)現(xiàn)范德華界面結(jié)合（vdW stacking）。

通過物理氣相沉積（PVD）方法制備的層狀 MoO? 的生長與表征。（a）是在 740 °C 條件下，于硅基底上生長的垂直取向MoO? 納米片的掃描電子顯微鏡（SEM）圖像；(b)是 在 790 °C 條件下，于硅基底上生長的 MoO? 納米片的 SEM 圖像。飛納 Phenom Pharos 場發(fā)射電鏡在研究早期階段用于快速篩查樣品形貌與垂直取向結(jié)構(gòu)，為后續(xù)高分辨 TEM 分析提供了精準(zhǔn)定位與參數(shù)優(yōu)化依據(jù)。

實(shí)現(xiàn)方法簡述

1. PVD 生長階段：采用高純 MoO? 粉末，在 740°C–790°C 下加熱蒸發(fā)；氬氣作為載氣，控制生長時間 10–30 分鐘；獲得垂直取向、可自由轉(zhuǎn)移的 MoO? 納米片。

2. 器件構(gòu)筑階段：將 MoO? 層無聚合物轉(zhuǎn)移至 MoS? 通道上方；構(gòu)建金屬-絕緣體-半導(dǎo)體結(jié)構(gòu)（MIS）晶體管；利用飛納電鏡、TEM、AFM、XRD 等手段表征結(jié)構(gòu)完整性。

3. 器件驗(yàn)證：通過電容-電壓（C–V）與漏電流（I–V）測試驗(yàn)證高κ特性與穩(wěn)定性；構(gòu)建 MoS? 晶體管與垂直 CMOS 反相器，進(jìn)行功能驗(yàn)證。

03/關(guān)鍵性能突破｜0.9 nm EOT！高 κ 介電層 + 低漏電的組合

在傳統(tǒng)芯片中，當(dāng)介電層越做越薄，電子會穿過去——這就是“漏電"問題。這項(xiàng)研究實(shí)現(xiàn)的 0.9 nm 等效氧化層厚度（EOT），代表著二維材料晶體管的“極限微縮"正式被突破。過去硅工藝已經(jīng)逼近 1 nm 極限，再薄就會“漏電失效"，而高 κ 的 MoO? 介電層讓器件在“看似厚度 9 納米"的情況下，電學(xué)效果卻相當(dāng)于傳統(tǒng) SiO? 的 0.9 nm，實(shí)現(xiàn)了更強(qiáng)控制力、更低功耗與更少漏電的平衡，做到了“電學(xué)上更薄、物理上更穩(wěn)"。簡而言之——它讓晶體管能在更低電壓下更穩(wěn)定地工作，為下一代芯片的微縮和低功耗提供了全新路徑。

這一組圖（論文 Fig. 3 a–g）全面展示了 MoO? 介電層 + MoS? 通道的晶體管結(jié)構(gòu)、界面質(zhì)量、電學(xué)性能及長期可靠性。(a)頂柵場效應(yīng)晶體管（FET）的結(jié)構(gòu)示意圖，其中原位生長的 MoO? 作為柵介電層，MoS? 作為導(dǎo)電通道；圖中 TG、S、D 分別代表頂柵（Top Gate）、源極（Source）和漏極（Drain）。(b) 器件的掃描電子顯微鏡（SEM）圖像，MoO? 厚度為9.31 nm；圖中藍(lán)色虛線標(biāo)示 MoO? 層位置，橙色虛線標(biāo)示 MoS? 通道層位置。(c) MoO?/MoS? 疊層結(jié)構(gòu)的橫截面透射電鏡（TEM）圖像，展示出界面平整、無污染、無損傷的結(jié)合特征。(d) 高角環(huán)形暗場（HAADF）像及能量色散X射線（EDX）元素分布圖，顯示 Mo、O、S、C 元素分布清晰，進(jìn)一步驗(yàn)證了 MoO?/MoS? 結(jié)構(gòu)的正確性與元素分層特征。

04/見證“亞納米時代"的到來

這項(xiàng)研究并不是停留在實(shí)驗(yàn)室的“炫技"成果，而是未來芯片技術(shù)的關(guān)鍵鋪墊。從超低功耗邏輯芯片到柔性電子、可穿戴設(shè)備，再到三維集成電路（3D CMOS），MoO? 與 MoS? 的結(jié)合正在為“后硅時代"的電子世界打開新路徑。飛納場發(fā)射電鏡在其中扮演了“微觀守望者"的角色：它讓研究者在納米尺度下真正“看見"結(jié)構(gòu)、理解性能，讓每一次微觀創(chuàng)新，都有清晰的可視證據(jù)。從納米到亞納米，從可見到可控，飛納電鏡將繼續(xù)助力科研團(tuán)隊(duì)探索材料的極限邊界，見證更多‘看見即突破’的創(chuàng)新時刻。